사전 공개된 자료에 따르면 3나노 2세대 공정은 기존 4나노 공정과 견줘 속도는 22%, 전력 효율은 34% 향상된 것으로 나타났다. 반도체가 차지하는 면적(크기)은 기존 대비 21% 축소된다. ‘성능(P), 전력(P), 크기(A)’로 불리는 반도체 핵심 경쟁력 모두 상당 부분 개선되는 것이다. 반도체 공정 미세화는 PPA 개선 성과를 극대화하는 과정이다.

삼성전자가 자사 4나노 공정과 비교해 차세대 공정 역량을 공개한 건 이번이 처음이다. 지금까지 5나노 공정 대비 성능 30%, 전력 50%, 면적 35% 수준으로 개선되는 것만 알려졌다. VSLI 심포지엄에서 공개하는 내용이 가장 최신으로 삼성전자가 핀펫 구조로 양산하는 최선단과 비교했다는 점에서 의미가 있다. 4나노 공정은 10여년간 반도체 업계를 주도했던 핀펫 구조를 사용한 마지막 삼성전자 공정이다.3나노 1세대부터 차세대 트랜지스터 구조인 ‘게이트올어라운드(GAA)’를 채택했다.