글쓴이 : 강남토박이

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범용 메모리와 AI 메모리의 가장 큰 차이는 AI 메모리는 추가적인 성능 개선을 위해 고객사들이 훨씬 더 많은 금액을 지불할 용의가 있다는 사실임. 가격이 성능보다 중요한 범용 메모리와는 달리 AI 메모리는 성능이 가격보다 더 중요하거든요.

예컨대 현재 AI 서버에는 GPU에 직접 Near Memory로 탑재되는 HBM뿐만 아니라 Far Memory로 TSV 어드밴스드 패키징 적용 128GB 이상 대용량 DDR5 모듈이 대량으로 탑재됨. 이 디램 모듈이 개당 1000불 정도 되는데, 그 절반 용량인 일반적인 표준 서버용 디램 모듈인 64GB 제품이 200불 정도밖에 안 됨. 용량은 2배 증가했는데, 가격은 5배 비싸짐. 즉, 고객사들은 2배의 용량 증가를 위해 2.5배의 추가적인 단위당 가격 상승까지 부담할 용의가 있는 것임.

그런데 재밌는 점은 단순히 용량만 늘리는 게 중요하다면 굳이 비싼 TSV 공정을 적용할 필요가 없다는 사실임. 예컨대 DDR4에도 128GB 이상 대용량의 모듈 제품들이 있는데, 그 제품들은 TSV가 아니라 일반 Wire Bonding 패키징을 적용한 제품임. 그리고 같은 패키징이라도 TSV가 Wire Bonding 대비 공정원가가 10배 이상 비쌈. 그런데 AI 서버에는 DDR5-5600 이상 제품만 탑재되는데, Wire Bonding을 하면 4800 이상의 속도를 낼 수 없음. 전력 소모도 훨씬 더 큼. 그래서 고객사의 요구를 맞추기 위해 비싼 TSV 어드밴스드 패키징을 적용해서 대용량 디램 모듈을 만드는 것이고, 그리고 고객사는 그 제품을 동일 용량 대비 2.5배 이상 가격을 주고 사감. 다시 말하지만 AI 컴퓨팅에서는 반도체의 가격보다 성능이 훨씬 더 중요하기 때문임. 그래서 HBM뿐만 아니라 이 TSV 어드밴스드 패키징 적용 대용량 디램 모듈도 영업이익률이 50%씩 나오는 상황임.

지금은 이 AI 서버 전용 대용량 디램 모듈 제작에 TSV 공정이 반드시 필요한데, 내년부터는 꼭 그러지 않아도 됨. 왜냐하면 이제는 싱글 Die 용량이 32Gb짜리인 제품이 출시되기 때문임. 이를 이해하기 위해서는 반도체 제품 제작 과정부터 먼저 알아야만 함. 반도체 웨이퍼에 전공정(Fabrication)을 진행하고 이 웨이퍼를 수백, 수천 조각으로 잘게 쪼개는데 이 조각들을 Die라고 함. 그리고 이 Die를 쌓고 패키징해서 Chip(칩)을 만들고, 이 칩을 수십 개씩 PCB에 부착해서 완제품 Module(모듈)을 완성함. 현재 DDR5 RDIMM 모듈에는 모듈 양면에 칩이 40개가 탑재되는데, 그 중에 8개 칩은 정보를 저장하지 않고 R.egister, ECC 등의 연산 보정 역할만 수행함. 그래서 실제 정보를 저장하는 칩은 32개임. 따라서 128GB 모듈을 만들려면 칩 당 용량이 128/32=4GB가 되어야 함.

그렇게 보면 현재 웨이퍼에서 일반적으로 생산되는 Die 개당 용량이 16Gb(=2GB)인데, 이걸 2개씩 쌓아서 칩을 만들어야만 128GB 모듈 제작이 가능함. 그래서 Die 용량을 32Gb로 늘리면 굳이 비싼 TSV 공정이 필요 없이 칩 하나에 Die 1개씩만 집어 넣어도 128GB 모듈 제작이 가능해짐. 그리고 여기에서 가장 앞서 나가는 게 삼전임. 1분기 컨콜에서 밝혔듯 계획 상 내년 초부터는 1bnm 공정으로 32Gb DDR5 Die의 대량 생산이 가능해지는데, 이는 경쟁사들보다 반 년 정도 빠른 일정임. 이렇게 되면 앞으로는 128GB 모듈 제작에 더 이상 TSV 공정을 쓰지 않게 될 것임. 그리고 그렇게 되면 128GB 모듈 제품 가격에 프리미엄이 거의 사라지겠죠. 값비싼 TSV 공정 없이 원가가 훨씬 저렴하게 대량 양산할 수 있으니까.

그렇다면 앞으로 AI 서버 전용 대용량 디램에 TSV 공정은 필요 없어지는 것일까? 혹은 AI 서버 전용 디램 모듈에 가격 프리미엄은 없어지는 것일까? 내 생각에는 전혀 그렇지 않음. 오히려 TSV 공정의 중요성과 가격 프리미엄은 더더욱 커질 것임. 왜냐하면 전공정에서의 무어 법칙은 이제 한계에 부딪치고 있기 때문임.

  32Gb Die를 최초로 양산하는 1bnm(D1b) 공정의 셀 사이즈가 13.0nm^2인데, 16Gb Die를 최초로 양산한 1xnm(D1x) 공정의 셀 사이즈가 25.9nm^2라는 사실임. 1xnm 16Gb DDR4 Die와 비교하면 1bnm 32Gb DDR5 Die는 Die 용량이 2배로 커진 대신 셀 사이즈는 거의 반으로 줄어들었음. 이게 우연의 일치는 절대 아니고, JEDEC 규정에 따르면 일반적으로 칩에 패키징할 수 있는 Die의 최대 크기가 대충 75mm^2쯤 되는데, 1xnm 공정부터 75mm^2 면적 안에 회로부(Peri) 포함해서 16Gb 용량의 셀을 집어넣을 수 있고, 1bnm 공정부터 해당 면적 안에 32Gb 용량의 셀을 집어넣을 수 있다는 뜻임. 1xnm에서 1bnm로 공정이 미세화 되면서 셀 사이즈가 반으로 줄어드니, 같은 면적당 셀을 2배 이상 많이 집어넣을 수 있게 되는 것임. 그리고 이 13nm^2의 셀 사이즈를 다시 반으로 줄이려면 최소한 0anm 공정(6.9nm^2)까지는 가야 함.

그렇다면 이게 무엇을 의미하냐면 내년부터 1bnm 공정의 32Gb 싱글 Die 칩으로 128GB 모듈을 만들 수 있다면, 그 뒤로는 아무리 빨라도 2030년은 되어야 싱글 Die 칩으로 256GB 모듈 제품을 만들 수 있다는 뜻임. 64Gb Die는 빨라도 0anm 공정부터 만들 수 있는데, 매 공정마다 전환에 2년씩 걸린다고 치면 0anm 공정으로 가려면 앞으로 최소 6년(23년 현재 1bnm->1cnm->1dnm->0anm)은 더 걸리기 때문임.

작년 삼성 테크 데이에서 공개한 디램 개발 로드맵에 따르면 24년부터 32Gb Die를 양산하지만 64Gb Die 제품은 2030년까지도 양산이 불가능할 것으로 전망하고 있음. 최대가 48Gb Die임. 무어 법칙이 한계에 부딪치면서 미세공정 전환효율(셀 사이즈 축소)이 계속 줄어드는 반면, 미세공정 전환에 걸리는 시간은 과거 1년에서 앞으로 2년 이상으로 더더욱 오래 걸리기 때문임. 그리고 2030년쯤 되면 DDR6가 주력 제품이 될 텐데, 그때 되면 Die 면적에서 회로부(Peri)가 차지하는 면적은 더 커지고 셀 면적은 더 줄어들 수밖에 없게 됨. 대용량 Die 제품을 만드는 게 더더욱 어려워질 수밖에 없음.

그런데 문제는 AI 붐이 불면서 보다 대용량의, 보다 빠른 디램을 찾는 수요가 급증하고 있다는 사실임. 25년이 되면 HBM3 차세대 모델인 HBM3P가 주력이 될 텐데, 그때 되면 AI 디램 모듈 역시 128GB 대신 256GB 이상이 주력이 될 것으로 전망하고 있음. 그렇게 되면 32Gb Die 2개를 하나의 칩 안에 TSV 공정으로 패키징해야 함. 그리고 27년 등장할 HBM4부터는 512GB 이상 모듈을 요구할 텐데, 이렇게 되면 32Gb Die 2개도 아니고 4개를 TSV 공정으로 패키징해야만 함. 64Gb Die가 나오려면 앞으로 한참 더 남았거든요. 아니면 대신 48Gb Die를 3개로 TSV 패키징(576GB 모듈)할 수도 있겠죠.

AI 컴퓨팅에서 요구하는 스펙을 내려면 앞으로 TSV 어드밴스드 패키징은 필수적으로 더더욱 많이 쓰일 수밖에 없음. 전공정에서 무어 법칙에 따라 선폭 줄이기는 한계에 부딪쳤기 때문임. 그리고 TSV 공정이 더 고도화되고 성숙하면서 앞으로는 현재 쓰이는 2 Stack 대신 3~4 Stack 이상이 보편화될 것으로 생각함. 그리고 디램 모듈당 용량을 늘리기가 더더욱 힘들어지고 있기 때문에 CXL을 통해 채널을 늘리는 방향으로도 같이 나아가리라고 생각함.

이처럼 AI 컴퓨팅은 디램에 현재 양산기술의 한계를 뛰어넘는 고성능 제품을 요구하고 있고, 그 한계를 뛰어넘은 제품에 대해서는 아주 높은 가격을 쳐줄 용의가 있는 상황임. 그래서 TSV 어드밴스드 패키징 등을 통해서 고용량, 초고속 성능을 구현한 AI 전용 메모리는 앞으로도 일반 범용 제품들 대비 (지금처럼 몇배씩은 아닐지라도) 상당히 높은 가격 프리미엄을 누리리라고 생각함. 32Gb Die의 등장으로 2024년에는 대용량 디램 모듈에서 TSV 어드밴스드 패키징 수요가 일시적으로 줄어들겠지만, 그 이후부터는 256GB 이상 대용량 모듈 수요의 급증으로 TSV 공정에 대한 수요 역시 다시 크게 증가하리라고 생각함.

HBM도 상황은 비슷함. 27년 양산하는 HBM4부터는 디램 3사 모두 Logic Die에 파운드리 핀펫 공정(삼전은 자사 파운드리, 하닉&마이크론은 TSMC)을 적용할 것으로 예상됨. 1c or 1dnm 공정으로 HBM4를 생산할 계획인데, 그 정도 수준의 디램 최선단 공정으로도 고객사에서 요구하는 수준의 속도와 전력 Spec을 도저히 맞출 수가 없어서 파운드리 핀펫 공정을 적용하게 된 것임. 물론 그렇게 되면 제조원가가 크게 비싸짐. 세대가 업그레이드 되면서, 보다 선단공정으로 생산하면서 성능이 개선됨과 동시에 원가가 더 싸지는 게 전통적인 메모리 반도체의 특징이었다면 HBM은 그 전통과 완전히 배치되는 제품임. 시간이 지날수록 성능뿐만 아니라 가격도 더 비싸지는데도 고객사들은 그 제품을 얼마든지 더 사겠다는 상황임. 계속 말하지만 AI 메모리에서는 가격보다 성능이 훨씬 더 중요함. (여담으로 HBM에 대한 고객사 요구 스펙이 올라가는 속도를 보면 HBM4P나 5로 가면 아예 GAA 구조 기반의 파운드리 선단공정을 적용해야 할 수도 있겠다는 생각이 들기까지 함.

또 단순히 Logic Die를 파운드리 선단공정으로 진행하는 것뿐만이 아니라 앞으로는 Logic Die에 컨트롤러 탑재, DRAM Die(메모리 셀 Die)에도 파운드리 공정 적용, 값비싼 실리콘 인터포저를 삭제하고 고객사 SoC 칩에 직접 HBM을 부착해서 원가절감과 속도를 높이는 방안 등등 메모리와 파운드리의 벽을 넘나드는 상호 협력 과정이 훨씬 더 중요해질 것이고, 이 때문에 메모리와 파운드리를 다 하는 삼전에 장기적으로 큰 기회가 생길 수 있다고 생각함.

이처럼 AI는 메모리, 특히 디램에 대격변을 가져올 수 있는 가장 중요한 신성장 동력이라고 생각함. 디램에서의 AI 붐은 이제 겨우 시작일 뿐임. 따라서 이미 예전부터 여러번 소개했던 옴디아 리포트에서 말하는 "AI 시대에 가장 큰 수혜를 받을 산업이 바로 디램"이라는 주장에 격하게 동의함