과거에는 예를 들어 65 nm 라고 하면
이건 최소 선 폭이나 minimum feature size 라는
물리적 크기를 기준으로 XX nm 라는
명칭을 사용해서 뻥카를 사용하기가 어려웠고
대체로 그 선폭으로 어느정도 집적밀도에
비례하기 때문에 회사에 상관없이
기술력 우열을 가리는 비교 지표로 사용할 수 있었음.
그런데 요즘 들어 미세화가 고도화되고 TR 구조가 다양화되며
TSMC 나 삼성 같은 회사들이 물리적 실체가 없는 요상한 마케팅용 숫자를
들고나와 소비자를 혼란시키는 사기를 치고 있음.
지금 TSMC 가 7 나노나 5 나노 니 하는 칩들은
옛날 식 기준으로 하면 다 10 나노가 넘는 칩들임.
그런데도 마치 상대방 회사보다 더 기술력이 우수하다고 착각하게
소비자들을 오도하는 마케팅을 위해 7 나노 5나노 공정이라고
거짓말 하는 이런 비전문가들을 고의로 혼란시키는 지랄 들을 하고 있음.
물론 반도체 설계 전문가들은 절대로 속지 않겠지만
경제지 기자들나 투자자들, 일반인들은 삼성 5 나노 가
TSMC 5 나노와 같은 수준의 공정이라고 착각하는 사람들이 많고
네이버 경제기사 댓글이나 이 게시판에도 많이 보임.
이거 마치 통신사들이 그 몇분의 1의 속도도 안나오는 ISP 인터넷 서비스 을
무슨 기가 인터넷이나 10 G 넷이니 하며 이름을 붙여서 팔아 먹는 거나 같음.
그러니 앞으로 그런 장난치지 못하도록 반도체 공정을 이름 붙일때
제곱미터당 트랜지스터 수나 SRAM 셀 숫자로 표기하도록 해야함.
보통 새로운 미세공정을 개발할 때 제일 먼저 만들어 보는게
링오실레이터 아니면 SRAM 셀을 만들며 공정을 개발하니
이건 공정개발이 끝나면 바로 SRAM 셀 의 면적이 나오고
바로 밀도를 계산할 수 있음.
이것도 물론 조작이나 과장의 위험이 없는 건 아니지만
최소한 물리적 실체는 있는 것이니 지금 몇 나노 운운 하는
뻘카 들 보다는 나음. SRAM 셀 수는 CPU 침에서 제일 면적을 많이 차지하는
캐시 사이즈 등에도 직접적으로 영향을 주는 파라미터니
훨씬 실제적으로 비교가능한 집적도를 반영할 수 있음.
또 셀수 * 6 하면 트랜지스터 밀도로 환산도 어느정도 가능함.
또 보조지표로 논리회로의 대표인 full-adder 의 면적도 사용할 수 있음.
그리고 지금 3 나노 2 나노 아래로 내려가면 앞으로는 1.4 나노 1 나노 0.7 나노
나 소숫점 수자를 써야 하는 문제가 있고 옹그스트름을 쓴다고해도
몇세대 후에는 다시 0.7 옹그스트름 이런 식으로 소숫점을 피할 수 없음.
나중에는 0.07 공정 이런 식으로는 계속할 수는 없는 것임.
제곱 mm 당 SRAM 셀 숫자로 하면 제곱미터 당 몇 십만개
( 예를 들어 230k) 로 나타낼 수 있고
더 진보된 공정일 수록 숫자가 커지니 비교하기도 좋음.
다만 이렇게 하면 그 공정의 진짜 집적도나 공정 실력이 그대로 숫자로
드러나기 때문에 1위 업체는 좋지만 2, 3 위 업체에게는
자기들 공정이 다른 업체보다 열등하다는 게 바로 드러나니
그런 파라미터 공개나 사용을 꺼려한다는게 문제임.
1위 업체도 2,3 위 업체가 차기공정 개발목표를 설정하는데 도움을 주게 됨.
그래서 고객사에게만 NDA 비밀서약을 하고 알려줌.
삼성 3 나노 = 1.7 M Tr/mm2 (2022년 양산 예정)
TSMC 5 나노 = 1.73 M Tr/mm2 (2020년 양산)
인텔 인텔 4 (구 명칭 7 나노) = 1.8 M Tr/mm2 (2023 양산 예정)
작성일 : 21-07-27 13:31
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