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작성일 : 21-03-02 15:26
[전기/전자] TSMC 5나노 칩 생산 30% 확대, 삼성 추격 따돌린다
 글쓴이 : 대팔이
조회 : 3,145  

파운드리(반도체 위탁생산) 세계 1위 기업인 대만의 TSMC가 추격자 삼성전자를 따돌리기 위해 5나노 칩 생산을 대폭 늘린다.
5나노 공정에서 밀린 삼성전자는 내년 3나노에서 승부를 건다는 전략이다.
하지만 TSMC의 3나노 공정개발 속도가 예상보다 빨라 격차를 좁히는 것이 녹록지 않을 전망이다.

2일 반도체 업계에 따르면 최근 TSMC는 5나노 공정 라인에 기존 월 9만장이 투입되던 웨이퍼 규모를 10만5000장까지 확대키로 했다.
이어 올 하반기까지 월 12만장, 2024년까지는 매달 16만장의 생산능력을 추가 확보할 계획이다.

TSMC는 얼마 전 대만 타이난 5나노 공장에 1000여명의 엔지니어를 파견하는 등 5나노 칩 양산 극대화에 집중하고 있다.

업계 관계자는 "TSMC의 주요 고객인 애플, AMD, 미디어텍, 브로드컴, 퀄컴 등의 주문량이 크게 밀려 있는 상황"이라며 "고객사들은 TSMC가 칩을 만들어내기 만을 기다리고 있다"고 말했다.


https://news.v.daum.net/v/20210302144036573
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긴양말 21-03-02 15:29
   
걍 언플..
totos 21-03-02 15:30
   
TSMC - 5nm 증산
삼성 - 4nm 양산 (2021년 4분기)

TSMC - 3nm 순조롭게 개발된다 발표
삼성 - 2019년 3분기에 3nm 웨이퍼 공개

TSMC 3nm 현황 - 2020년 6월에 장비 반입, 2020년 3분기에 리스크 생산 들어간다고 했는데 장비 반입이 계속 밀림.
삼성 3nm 현황 - 2019년 4분기부터 리스크 생산 진행 중.

이게 현실이에요.
삼성 파운드리는 7nm/5nm에서 리드를 못 잡아서 4nm/3nm/2nm 로드맵을 공격적으로 나가고 있습니다.
TSMC가 엄청 당황해서 협력사들에게 일정 맞춰 달라고 싹싹 비는 중이구요.
당장 3nm에서 동일하게 양산해도 실리콘 성능에서 떨어지는건 기정사실이구요.
중고인생 21-03-02 15:38
   
ㅎㅎㅎㅎㅎㅎㅎㅎ

삼성은 올해 부터 4나노들어가는데 여기서 수율안정화 되면 tsmc랑 다이다이 해볼만 할겁니다
totos 21-03-02 15:45
   
삼성 같은 경우엔 7nm 이하를 사용할 고객사도 많지 않은 상황이라 캐파 무리하게 안 늘려요.
퀄컴이 플래그쉽 AP를 4nm 공정으로 점프하면, 5nm 캐파는 엔비디아 GPU에 할당되는 수준인겁니다.

5nm는 칩 수요가 폭발하는게 아니라 수율 문제 때문에 양품 비율이 낮은걸 물량으로 커버하는겁니다.
7nm에서 애플이 40만장 캐파였는데, 5nm에서 80만장 캐파를 가져갑니다.
M1이 추가되었다고 해도 맥 판매량은 아이폰의 10% 수준으로 낮아요.
7nm보다 최소 절반은 수율이 떨어진다고 봐야겠죠.
TSMC의 수율 문제는 소문이 다 퍼져서 널리 알려져 있는 문제니깐요.
삼성도 수율 문제는 겪고 있는데 TSMC보다 덜 공격적인 밀도라서 수율 60%는 넘어갑니다.
     
Architect 21-03-02 15:48
   
코멘트 통해서 많이 배우고 있습니다. 이건 약간 다른 문제이긴 한데 파운드리 관련해서 궁금한 점이 있습니다. 미세공정 로드맵이 3나노 2나노 이런 식으로 가다가 결국 궁극의 1나노, 그리고 그보다 미세한 극초미세공정으로 넘어가게 되는건가요? 아님 기술적 한계 때문에 아직 연구나 논문이 그 단계까지는 안 갔나요? 삼성이 그 이후를 준비하고 있는지, 또는 국제적인 연구 동향이 궁금하네요..
          
totos 21-03-02 15:53
   
노광 장비의 혁신도 필요하고, 트랜지스터 구조도 완벽한 3D 형태로 개혁해야죠.
3nm는 EUV 듀얼패터닝이고, 2nm는 EUV를 개선한 High-NA 방식으로 가야 하는데, High-NA 로드맵이 밀리면 EUV 쿼드패터닝으로 가야 됩니다.
현재 장비로도 2nm까지는 쥐어짜면 양산이 가능합니다.
2nm까지 게이트 구조만 바꾸면 플래너 디자인으로 가능한데, 1nm부터는 실리콘 제조 방식이 달라질거에요.
1nm 부터는 트랜지스터가 게이트 구조 말고 DSG가 수직으로 적층되는 방향이 제시되더라구요.
앞으로 3~4세대에 걸쳐서 밀도를 공격적으로 올릴 수 있게 되었습니다.
               
Architect 21-03-02 15:59
   
그렇군요.. 미세공정의 세계는 정말로 알수록 감탄의 연속이네요. 감사합니다.
Wombat 21-03-02 15:50
   
그런건 다 필요없음
TSMC가 사업해먹는 이유는 그간의  주문을 소화했었기 때문임
지금은 공급부족 현상으로 거래처 이탈이 확정되어지는건 팩트임
그걸 삼성이 주워먹으면 됨
TSMC가 지금 확충한다고 결과가 달라질수기 없음
당나귀 21-03-02 16:06
   
팩트고 자시고 귀막고  밀어부치네....
totos 21-03-02 16:08
   
TSMC 5nm에서 증산하는 웨이퍼는 AMD (자일링스 포함) 가 30만장 캐파 요청한걸로 압니다.
브로드컴, 미디어텍, 퀄컴이 N5에서 다 합쳐서 15~20만장 캐파 할당 받을 듯.
브로드컴, 퀄컴은 애플 납품용 칩이니까요.
퀄컴은 플래그쉽 AP로 삼성 4nm 생산 대기 중이고, 3nm 칩을 개발하고 있어서 N5를 많이 쓰지 않죠.
     
Architect 21-03-02 16:16
   
몇몇 사람들이 엑시노스 2100과 스냅드래곤888 발열문제 지적하면서 삼성 5나노 공정이 문제였던건 아니냐고 하던데, 혹시 발열이슈는 파운드리 차원에서의 문제는 아니었나요? 삼성 5나노 수율이 예상보다 저조했다고는 몇몇 경로에서 들었던 것 같은데 이번에는 진심으로 잘 됐으면 하네요. 평택 신규라인 상반기로 앞당겨서 조기가동 시작한다는것도 기대되구요.
          
totos 21-03-02 16:29
   
TSMC나 삼성이나 5nm 공정은 Finfet 한계치에 도달했다고 봐야 됩니다.
공정상 물리적인 한계가 있는데 설계 최적화를 못한거죠.
엑시노스 2100과 스냅드래곤 888의 경우 빅코어인  ARM X1이 모바일 용도로 나온게 아니라 넷북용으로 나온건데 그걸 공정 미세화로 돌파해볼려고 했던 것이 큰 패착이고, 미들코어 전성비가 개판난건건 5nm 공정이 싱글Fin 구조라서 스팟클럭이 2GHz 수준인데 그걸 상회해서 올라다보니 전성비가 망한거죠.
ARM의 리틀코어는 성능 개선이 시급한 상황이구요.
TSMC도 5nm는 클럭 문제가 있는데 애플이 공정 특성에 잘 맞춰서 AP 설계를 커버한거죠.
칩 밀도가 높으면 GPU, CPU의 SIMD, 캐쉬 메모리 설계에 유리하니깐 애플은 5nm 공정 한계점에 맞춘거구요.
애플도 고클럭으로 쓰면 전성비 망가지는건 똑같습니다.
수율이 저조하다는건 스팟클럭보다 클럭이 높은 세팅이라 클럭 정규화가 안되서 편차가 심한거죠.
엑시노스나 스냅드래곤은 5nm 공정의 한계에 맞춘 설계를 못한거죠.
최적화보단 공정을 빠르게 바꿔서 대응하는 방법이 가장 빠르다고 판단했겠죠.
               
Architect 21-03-02 16:35
   
그런 내막이 있었군요.. 이제 궁금증이 좀 풀렸어요. 감사합니다.
               
유기화학 21-03-02 19:41
   
토토스님 오늘도 배워갑니다
평택2공장 가동후 한달결산 기다리고있어요
tsmc 야금야금 쫓아가는 재미가...
          
셀시노스 21-03-02 17:56
   
발열이슈는 몇가지가 겹쳐서 나타나는데..
기술적 이슈말고도 더 파보면 중요한게 있다는..

할많하안..

모바일 사업부의 ㅂㅅ짓과도 연관있어요
포케불프 21-03-02 17:05
   
조가튼 기사만 3연속으로 처 올리는 이유가?
달보드레 21-03-02 17:46
   
팔이 알바비 많이 받겠네 좋겠다.
진통제7 21-03-03 02:21
   
대체 totos 님은 뭐하는 분일까요. 늘 글 보면서 감탄하고 있습니다.
이름없는자 21-03-03 04:57
   
아직 까지 나노 숫자에 속는 사람이 있네. 삼성 5 나노와 TSMC 5 나노 가 비슷한 공정이 아닙니다. 몇 나노 운운하는 건 그냥 제품이름이나 상표 정도로 생각해야지 실제 기술 발전 정도와는 아무 관계 없는 숫자 입니다.  단적으로 삼성 5 나노 = TSMC 7 나노 와 비슷한 기술이라고 보면 됩니다. 가장 중요한 건 트랜지스터 밀도죠. 그런데 삼성의 공정은 이름은 5나노라고 하면서 사실상 TSMC 의 7 나노 공정 정도의 밀도 밖에 나지 않습니다.  삼성은 TSMC 에 비해 기술로 2년 이상 뒤져있습니다.  그러니 반도체 업체들이 너도나도 TSMC 에 줄을 서는 거지요.
     
totos 21-03-03 07:47
   
스케일링 펙터 (밀도) 가 올라간다고 집적도가 대폭 향상하는게 아닙니다.
밀도가 1.7배 향상 했을 때, 칩 면적 축소는 25% 수준에 그칩니다. 
SRAM은 20% 향상, 메모리 컨트롤러 같은 아나로그/MUX같은 메모리컨트롤러는 10% 향상입니다.
일부 SIMD, GPU만 30%~70% 스케일링 펙터가 가능합니다.
고밀도 효과를 보는 면적도 AP에서 20~30% 남짓입니다.

결국 밀도 향상은 칩 크기를 줄이는겁니다.
웨이퍼 당 찍을 수 있는 칩 갯수가 늘어나는거지요.
어디까지나 수율이 받혀준다는 전제하의 계산입니다.
CPU의 부동소수점 연산, GPU의 그래픽 성능 향상은 크지만 그 외의 성능 향상은 밀도 향상 대비 낮습니다.
애플의 AP가 위 내용들의 성능 향상이 높지요?
공정 특성을 파악하고 성능 향상 가중치를 특정화 해서 높히는거지요.

삼성 5LPE가 TSMC의 N5와 동급 공정이라고 내 놓은 이유가 있습니다.
전력 소비, 클럭 향상은 비슷하게 경쟁할 수 있단 얘기죠.
스케링일 펙터를 완만하게 축소하더라도 그 외의 파라미터는 비슷하게 설정할 수 있습니다.
어차피 칩 설계 면적의 절반을 차지하는 SRAM, 메모리 컨트롤러가 고밀도 설계가 안되면 스케일링 펙터가 아무리 좋아도 칩 크기를 대폭 줄일수가 없어요.
TSMC N5와 삼성 5LPE 같은 경우 퀄컴에서 얘기하는 AP의 성능 차이는 5% 차이 수준입니다.
칩 설계 면적은 7~10% 차이입니다.
5% 수준의 전성비 차이 수준이라면 그냥 웨이퍼 싼 삼성에서 찍겠다는겁니다.
전성비 5% 수준이면 수율 좋고 나쁜 AP의 평균값 이내거든요.
삼성도 바보라서 5LPE에 1.3의 스케일링 펙터를 제시한게 아닙니다.
수율 때문에 그런거죠.

N5는 4T 셀, 5LPE는 6T/7.5T 셀입니다.
삼성이 공정을 계속 축소해서 4T 셀을 쓰면 밀도는 똑같이 따라갈 수 있지만 수율 문제가 따라오죠.
4T 셀 쓰면 고클럭에서 발열이 심해져서 전성비가 망가지니깐 밀도 포기하고 클럭스팟을 넓힌거죠.
TSMC/삼성의 셀은 4T, 6,5T, 9T에서 큰 차이가 크게 없어요.
삼성도 4T 셀 쓰면 같은 밀도를 가집니다.
밀도를 올릴거면 칩 가격이 싸져야 하는데 TSMC의 N5는 수율이 낮아서 싸지도 않습니다.
삼성과 TSMC의 5nm는 칩 개당 양품 기준 단가 20% 가까이 차이 납니다.
TSMC는 웨이퍼로 금액을 책정, 삼성은 양품 칩 기준으로 가격을 책정합니다.

삼성 4nm는 TSMC의 5nm 1세대보다 전성비 좋습니다.
그래서 TSMC가 N5+ 라는 2세대 공정으로 4nm와 경쟁하는거죠.
스케일링 펙터가 아무리 좋아도 실질적인 칩 사이즈는 많이 안 줄어드니깐요.
밀도는 성능이 아니라 칩 단가인데 TSMC의 칩 단가는 저렴하지 않죠.

선택과 집중이죠.
TSMC는 밀도를 선택했고, 삼성은 수율과 단가를 선택한겁니다.
밀도가 만능이다?  밀도를 높히면 결함 밀도도 높아지죠.
지금 모바일 AP가 주력인 미세공정은 수율과 전성비가 최우선입니다.

타 고객사들이 삼성에 줄을 못 대는 이유는 삼성 캐파가 엑시노스, 스냅드래곤 찍으면 땡입니다.
만성 캐파 부족으로 스냅드래곤 물량도 제대로 못 내고 있는 상황입니다.
캐파가 없는데 고객사를 어떻게 델고 와요.

그리고 또 댓글은 안 다시겠죠.
     
totos 21-03-03 11:50
   
5nm 노드
TSMC N5 = 171.3 MTr / mm² (4T셀) EUV
삼성 5LPE = 130 MTr / mm² (6T셀) EUV

7nm 노드
TSMC N7 = 96.5 MTr / mm² (4T셀) ArF
TSMC N7+ = 115.8 MTr / mm² (4T셀) EUV
삼성 7LPP = 95.3 MTr / mm² (4T셀) EUV

계속 이상한 소리를 해서 오피셜로 밀도 수치 적어 놓습니다.

엔비디아가 GPU 제조에 5LPE 7.5T 셀 쓰는데요.
TSMC의 N5 HPC가 삼성 5LPE 7.5T셀과 비슷한 밀도를 가집니다.
totos 21-03-03 10:51
   
삼성이 보수적인 밀도로 가고, TSMC가 공격적인 밀도로 가는 이유는 양쪽이 모바일 AP를 찍는 관점이 달라서에요.
7nm나 5nm나 EUV 공정에서 4T, 6.5T, 9T 밀도는 엇비슷합니다.
삼성 5nm는 7nm의 하프노드인거고, TSMC는 5nm가 풀노드죠.
EUV로 가능한 스케일링 펙터 레퍼런스를 제시하는게 ASML 입니다.
삼성과 TSMC는 가급적이면 EUV 마지노선에 맞춰 놓습니다.

TSMC가 밀도가 높으니 진정한 5nm 공정이다?  4T셀에 싱글Fin 쓰니깐 밀도가 높죠.
대신 클럭을 올리면 전성비가 급격하게 무너집니다. 
저클럭 병렬화에 맞춰진 셀 라이브러리죠.
애플 AP가 이렇 설계 구조에 최적화 되어 있구요.

삼성 5nm는 6T에 싱글Fin 씁니다.
셀 클럭 마진이 4T에 비해 높은 편이죠.
삼성도 4T셀에 여러가지 기술 도입하면 5LPE 대비 추가적인 15% 밀도 향상도 가능합니다.
트랙수만 줄여도 셀 크기 확 줄어요.
5LPP가 안나오고 4nm로 넘어가는건 수율 대비 성능 향상의 의미가 없어 보이기 때문이겠죠.
6T셀을 쓰면 클럭 마진이 4T에 비해 더 올라가고, 클럭에 대한 수율이 올라갑니다.
수율은 곧 칩 가격입니다.

7nm 이후의 미세공정은 웨이퍼 단가와의 싸움입니다.
애플은 자체 생산으로 완제품을 만들지만 삼성, 퀄컴은 외부에 팔아야 됩니다.
납득할만한 가격대를 갖춰야 하구요.
수율이 나와줘야 칩 가격이 안정되는겁니다.
미세공정이라는건 얻는게 있으면 잃는게 있다는겁니다.
스탠다드 셀을 가지고 밀도, 전성비, 클럭, 수율을 고려해서 최적의 셀 구조로 선택하는거에요.

4T셀을 써서 밀도를 향상시킨 칩과 6T 셀을 써서 수율을 안정시킨 칩을 놓고 보면, 5nm 공정에서 밀도/수율을 계산해보니 밀도가 높은쪽의 수율이 낮아서 칩 단가가 더 비싸진다는 계산이 나오니깐 수율을 선택하게 되는거지요.
누가보면 진짜 기술력 문제로 삼성 5LPE가 낮은 밀도를 가지는 줄 알겠습니다.
TMSC가 수율 문제로 고전하는게 공격적인 밀도를 목표로 한 4T셀을 쓰기 때문이에요.
뿔딱칩들은 향후 아이패드 같은 저가 제품에 클럭 낮춰서 쓰겠죠.
수율 불량 제품들은 저가형 아이패드나 아이팟 및 애플 주변 기기에 재활용 되어 왔으니까요.

반도체를 제대로 이해 못한 사람들이 밀도 얘기를 하는겁니다.
그게 기술력의 척도인 것처럼 ㅠㅜ
totos 21-03-03 11:25
   
엔비디아 GPU와 AMD GPU에 대한 비교가 현재 미세공정과 칩 설계의 단편을 보여준다고 봅니다.

엔비디아는 삼성 8LPP 공정을 사용하죠.
AMD는 TSMC의 N7 HPC 공정을 씁니다.
1세대 앞선 미세공정으로 성능/전성비조차 역전하지 못했습니다.
아키텍처 차이도 있다고 하지만 칩 설계 전략의 차이라고 봐야죠.

캐쉬 메모리와 메모리컨트롤러는 밀도가 높아져도 작게 만들수가 없습니다.
1.7배 밀도 향상에서 캐쉬 메모리는 1.2배, 메모리컨트롤러는 1.1배 향상에 그칠 뿐입니다.
칩 사이즈는 25% 작아지죠.
GPU에서 고밀도 설계는 ALU, SIMD 유닛들이죠.

엔비디아는 ALU, SIMD를 최대로 넣고 캐쉬와 메모리컨트롤러 면적을 억제합니다.
AMD는 아키텍처 열세로 대역폭을 올리기 캐쉬 면적을 대폭 키우죠.
1세대 앞선 공정으로도 거대한 캐쉬로 설계 밀도가 낮아지는거에요.
그래서 전성비, 성능에서 밀리게 되는거지요.
밀도가 높아도 아키텍처가 열세이거나 설계 최적화가 안되면 최종적인 칩 밀도는 낮아집니다. 

엔비디아 GPU가 AMD GPU보다 1.2배 칩 사이즈가 커요.
수율이 안 받혀주면 빅칩 생산을 해도 단가가 안 맞습니다.
엔비디이가 AMD보다 1세대 뒤떨어지는 공정을 쓰면서도 AMD보다 높은 경쟁력을 낼 수 있었던 이유죠.
8LPP의 높은 수율,  상대적으로 낮은 밀도에서도 최적화하는 칩 설계 능력입니다.
N7 HPC가 한세대 앞선 공정이지만 낮은 수율로 인해 3GHz 이상의 클럭을 쉽게 가지지 못하는 반면, 8LPP가 1세대 떨어지는 공정이라도 수율이 높아서 3GHz 클럭을 쉽게 뽑아냅니다.
칩 설계 능력은 엔비디아의 능력인거고, 파운드리는 결국 수율이 관건입니다.
소비전력 10% 향상을 제외하면 클럭, 성능, 가격 등등 AMD가 가진 장점이 없어요.

TSMC와 삼성의 관점도 이런거에요.
수율만 확보되면 설계 최적화는 칩 메이커에서 하는겁니다.
모바일 AP의 면적 절반이 캐쉬와 컨트롤러입니다.
밀도가 올라가도 칩이 대폭 작아지지 않는다는겁니다.
같은 설계라면 1.7배 밀도가 올라갈때 면적이 25% 줄어들면, 밀도가 조금 더 낮다고 해서 칩이 확 커지진 않아요.
그렇다면 밀도를 조금 낮추고 수율을 올리는 방식으로 접근하면? 수율은 언제나 옳다.
이게 삼성과 TSMC의 미세공정을 보는 시각입니다.

유튜브 백날 보시는 분들 거기서 이런 얘기를 하지는지 찾아보세요.
공정 밀도 얘기하는 유튜브 따위에서 메탈 트랙 얘기를 하지는지, Fin 갯수 얘기를 하는지. 그런거 모르는겁니다.
밀도가 높을수록 좋은 공정인줄 안다는거죠.
totos 21-03-03 18:35
   
N5와 5LPE를 비교하기 위해서 자료를 찾아보니 TSMC N5의 오피셜 성능 너프 먹었네요.

초기 발표 당시 N5는 N7 대비 전성비 30%, 클럭 15%, 면적감소 38% (1.83배) 였습니다.
최근에 발표한 N5는 전성비 21%, 클럭 13%, 면적감소 38% (1.83배) 로 일부 스펙 하향이네요.

삼성 5LPE는 7LPP 대비 전성비 20%, 클럭 10%, 면적감소 25% (1.3배) 입니다.

N7과 7LPP가 비슷한 성능을 보여줬기 때문에 N5와 5LPE를 비교하면 N5가 전성비 +1%, 클럭 +3%, 면적 +13% 가 됩니다.
면적도 13%도 실제 AP 설계에 들어가면 평균 5~8% 수준으로 좁혀집니다.
저 위에서 적었지만 TSMC의 5nm의 성능이 삼성 5nm 성능을 1세대 이상 능가한다는 얘기는 거짓말인거죠.
동급 세대의 미세 공정이 되는거고, 삼성은 성능 향상보다는 수율에 몰빵했다는 해답이 나옵니다.
     
유기화학 21-03-04 03:26
   
토토스님 배워갑니다
 
 
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